Описать на поведенческом VHDL при помощи процессов схему

Помогите пожалуйста!!

 

Тут может быть много чего, где используется, откуда взяли, тут схема вывода общего, я могу это только сказать

 

Сорри за некропост, но для новичков думаю будет полезно.

Code:

architecture rtl of scheme is

signal c        : std_logic;
signal d        : std_logic;
signal r        : std_logic;
signal s        : std_logic;
signal q0        : std_logic;
signal q1        : std_logic;
signal out1     : std_logic;

begin

--process 0

process (c,d)
begin
    if rising_edge(c) then
        q0 <= d;
    end if;
end process;

--process 1

process (c,r,s)
begin
    if rising_edge(c) then
        case (s & r) is
            when "00" =>
                null;
            when "01" =>
                q1 <= '1';
            when "10" =>
                q1 <= '0';
            when others =>
                q1 <= not (q1);
        end case;
    end if;
end process;

--process 2

process (q0,q1)
begin
    if rising_edge(q0 or q1) then
        out1 <= not (out1);
    end if;
end process;


end rtl;