VHDL vs Verilog

Discussion in '"Железо"' started by 4p3, 3 Mar 2010.

  1. 4p3

    4p3 Elder - Старейшина

    Joined:
    18 Aug 2008
    Messages:
    142
    Likes Received:
    30
    Reputations:
    0
    Здравствуй, Ачат.

    Поделись опытом, пожалуйста, какой язык описания железа более перспективен и почему? Что проще для изучения.

    Стоит вопрос писать дипломную работу на FPGA Cyclone II, и я думаю, что применить.

    Заранее спасибо)
     
  2. NetSter

    NetSter Moderator

    Joined:
    30 Jul 2007
    Messages:
    810
    Likes Received:
    414
    Reputations:
    62
    делаю курсач в VHDL
    вроде так нормально...
     
    _________________________
  3. 4p3

    4p3 Elder - Старейшина

    Joined:
    18 Aug 2008
    Messages:
    142
    Likes Received:
    30
    Reputations:
    0
    VHDL сам ничего, основан на ADA вроде. Только вот большой минус, что множество примеров у Altera написаны на verilog. Вот я и думаю, что для наших СНГ реалий лучше - VHDL или Verilog.

    Сам в вузе проходил vhdl, но большого количества литературы для него не встречал, как и проектов. Про Verilog ничего не знаю, потому спрашиваю.
     
  4. NetSter

    NetSter Moderator

    Joined:
    30 Jul 2007
    Messages:
    810
    Likes Received:
    414
    Reputations:
    62
    нуу нас как бы есть методичка для джуниоров - в самый раз
    только она на укр
    если интересно - пиши в личку
     
    _________________________